朗讀Arm發布全新服務器芯片及路線圖，進一步叫板X86第Arm發布全新服務器芯片及路線圖，進一步叫板X86

《Arm發布全新服務器芯片及路線圖，進一步叫板X86》
這段旅程雖然漫長，但其根源可以追溯到公司早在2018年制定的公開路線圖上。快進到2020年，我們不僅看到帶有第一代Neoverse N1基礎架構CPU IP的產品以商業和公開可用的形式進入市場，而且我們已經看到該公司將其30％的目標實現的目標收益提高了2倍。
Neoverse V1：全新的最高性能層基礎架構CPU今天，我們已准備好邁向下一代Neoverse平台。Arm不僅展示了先前稱為Zeus的CPU微體系結構，而且還展示了Neoverse N系列以外的全新產品類別：推出新的Neoverse V系列和Neoverse V1（宙斯），以及以Neoverse N2（Perseus）形式出現的新路線圖。
新的Neoverse V1將新的V系列引入Arm的基礎設施IP產品組合，從本質上講，這代表著該公司為追求更高的絕對性能而不考慮成本的努力。今年春季初，我們介紹了該公司新的移動Cortex-X1 CPU IP，它代表著Arm的重要商業模式變更：過去，Arm只提供一個單一的，適合所有人的CPU微體系結構，被許可人必須采用更廣泛的設計和制造方案。但現在從性能方面，我們已經看到了微體系結構的差異，一種IP產品現在專注於純粹的最高性能（Cortex-X1），無論面積或功耗成本如何；而另一種設計（Cortex-A78）專注於Arm的產品。更傳統的最大化PPA（功率，性能，面積）設計理念。Neoverse V1形式的Zeus微體系結構實質上是Arm在Hera Cortex-X1 CPU IP的移動IP產品中實現的基礎設施對應物：專注於最大性能，而對功耗和面積的關注較少。這意味著V1具有顯著更大的緩存，內核結構，使用了更多的面積和功能來達到前所未有的性能水平。
與我們今天在芯片中看到的Neoverse N1相比，Arm的新架構實現了突破性的+50 IPC提升。這裏的性能提升潛力是巨大的，因為這僅是同一進程的ISO頻率升級，並且由於V1通過制程節點的改進而增加了頻率，因此基於V1的實際產品也很有可能還會獲得額外的性能提升。如果以保守時鐘的Graviton2及其2.5GHz N1內核為基准，則理論上的3GHz V1芯片將使每核單線程性能提高80％。就單核性能而言，這樣的性能提升不僅會大大超過服務器領域當前的任何x86競爭者，而且足以與當今AMD和Intel當今最好的高性能台式機芯片相媲美（盡管我們必須記住它將與下一代Zen3 Milan和Willow Cove Sapphire Rapids產品競爭。Neoverse N2是英仙座：繼續PPA關注除了Neoverse V1平台，我們還看到了以前沒有的路線圖插入。英仙座（Perseus）的設計將成為Neoverse N2，並將成為N1的有效產品定位繼承者。與N1相比，這種新的CPU IP代表了40％的IPC提升，但是仍然保持著相同的設計理念，即在最低功耗和最小面積內實現性能最大化。當我們在這裏談論的微體系結構世代時，可能會有些混亂，因此我制作了一張圖表來說明我們可以稱呼Arm的移動設備和服務器CPU IP之間的世代同級產品：
盡管這只是Arm產品的總體概況，但需要注意的是，在設計期間的同一時間串聯開發的Cortex和Neoverse產品之間存在相似之處。Neoverse N1是與Cortex-A76一起開發的，因此這兩個微體系結構可以視為兄弟設計，因為它們具有很多相似之處。Neoverse V1可以看作是Cortex-X1的同級設計，可能共享許多為這兩個旗艦CPU開發的超大型內核結構。Neoverse N2較為特殊，因為它代表了下一代Cortex-A內核的兄弟姐妹設計，這是A78的後續產品。Arm表示，他們將在今年年底前獲得該“ Perseus”設計的許可，並且客戶已經在使用beta RTL ，我們很可能在明年的TechDay活動中聽到更多有關這一代產品的信息。N2將比V1落後一年，隨後將需要更多時間才能在產品中看到這一點。需要注意的是，以上所有設計均基於Austin，並且可以視為與Cortex-A76相同的微體系結構家族。如果我沒記錯的話，下一代“波塞冬”設計將采用Arm的Sophia-Antipolis設計團隊開始的全新的微體系結構，盡管Arm確實指出，如今不同團隊之間存在更多的協作和模糊化。在這裏，Arm已經注意到，這一代設計的IPC提升了30％，且有可能在2023年投放市場。帶有SVE的未公開架構：Armv9？Neoverse V1和N2的一個非常顯著的特征是它們現在支持SVE（可伸縮矢量擴展），其中V1具有兩個原生256位流水線，而N2是2x128位設計。SVE與其他SIMD ISA相比的優勢在於，其中寫入的代碼可以隨著微體系結構的執行寬度的變化而擴展，而這對於當今的Neon或AVX SIMD指令來說是無法實現的。迄今為止，富士通的A64FX芯片和定制核心微體系結構是唯一宣布的且可與SVE一起使用的CPU，這意味著V1和N2將是Arm實際實施SVE的第一個自己的設計。
今天有關V1和N2 CPU這部分內容的公告引起了更多的疑問，但沒有答案，因為該公司不願透露此支持是否涉及第一代SVE指令集，或者它們是否已經支持SVE2。實際上，無論是Armv8設計還是後續迭代之一，該公司甚至都不會確認設計的基礎架構。對於公司而言，這是非常不尋常的，因為它在IP的這些基本方面一向都是透明的。我認為這裏發生的是V1和 N2可能都是 Armv9設計，並且該公司將最遲在今天宣布到明年年中的某個時候公開披露新的ISA迭代，當然，這只是我自己的猜測，因為Arm拒絕對此話題發表評論。
更新：實際上，似乎Arm 早在6月就已經將上遊的初始編譯器條目公開提交給GCC for Zeus，從而確認至少Neoverse V1是Armv8.4 + SVE（1）設計。我仍然認為N2可能是v9 + SVE2設計。
歸根結底，我們得出的是兩個極其引人注目的新微體系結構，它們極大地推動了Arm在基礎設施市場中的地位。Neoverse N2是一個顯而易見的設計，著重於Arm的PPA指標，該公司認為客戶設計的產品主要側重於需要大量CPU內核的“橫向擴展”工作負載。在這裏，我們可以看到多達128個內核的設計。Neoverse V1將看到較少的內核數設計，因為CPU更大，功耗更高。Arm認為被許可人最有可能采用64到96範圍的設計。這些頂級產品將與英特爾和AMD所能提供的最好的產品相抗衡，如果性能預測得以實現（如通常對Arm所做的那樣），那麼我們將與我們進行激烈的競爭我見過。SiPearl的“ Rhea”芯片是第一個被確認采用新Neoverse V1內核的公共設計，該芯片希望在7nm TSMC工藝節點中具有72個內核。Ampere的“ Siryn”設計還將成為應用V1微體系結構的候選對象，該微體系結構的目標是2022年在台積電的5nm節點上發布。
《Arm發布全新服務器芯片及路線圖，進一步叫板X86》完，請繼續朗讀精采文章。
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